基于并行流水线的FIR滤波器——vhdl代码实现

基于Altera+FPGA的FIR滤波器实现，一篇很好的文章

本文介绍一种基于SoPC的FIR滤波器设计方案,设计流程如图l所示。该设计方法程序简单,调试方便,得到的FIR滤波器精确度高。

本文从资源占用的角度分析了基于 FPGA 的多种 FIR 滤波器的设计,主要讨论了不同应用背景下滤波器的资源占用情况,文章同时对滤波器输入数据速率和处理时钟速率之间的关系做了详细的探讨,提出了 MAC

现场可编程门阵列( FPGA) 器件广泛用于数字信号处理领域, 而使用VH DL 或Verilo gH DL 语言进行设计的难 度较大。

Design and Implementation of FIR Filter Based on DSP

双流水线作业的动态规划实现 dynamic recursion bi workflow

本资源为流水线MIPS的设计与实现，基于verilog设计，如有需要请下载。

使用verilog实现MIPS经典的五级流水线，巧妙的解决结构冒险、数据冒险、控制冒险。

有限冲激响应(Finite Impulse Response,FIR)滤波器是数字信号处理系统中最基本的元件,它可以保证在任意幅频特性的同时具有严格的线性相频特性,同时其单位冲激响应是有限的,没有输入

使用verilog实现了dlx五级流水线,具备指令互锁,定向路径,分支延迟特性