2048kHz锁相环路设计.pdf

介绍了软件锁相环的实现过程及参数选择

Experimental design of Xidian phase-locked loop

基于VHDL的数字锁相环设计，在quartus2环境下编写的VHDL。所有完整的程序打包。

本文围绕锁相环（PLL）低噪声设计进行相应的讨论和验证。首先，介绍了低噪声场效应晶体管（Low Noise Field Effect Transistor，LNFE）以及采用LNFE来提高PLL低噪声

本文在说明全数字锁相环的基础上,提出了一种利用FPGA设计一阶全数字锁相环的方法,并给出了关键部件的RTL可综合代码,并结合本设计的一些仿真波形详细描述了数字锁相环的工作过程,对一些有关的问题进行了讨

第一章：锁相环路的基本工作原理 第1节：锁定与跟踪的概念 第2节：环路组成 第3节：环路的动态方程 第4节：一阶锁相环路的捕获、锁定与失锁 第二章：环路跟踪性能 第1节：线性相位模型与传递函数 第2节

给电子系统设计者提供一些必须的工具总页数260页分两大部分锁相环路和频率合成器

本文档详细描述了锁相环的工作原理，有助于硬件开发

利用ADS 08 09版做的基于ADS的锁相环电路仿真,我认为是比较详细的了,有兴趣的人可以照着这个步骤走一遍,对锁相环有一个了解。

还可以吧,可以参考下!锁相环主要的应该用在很多场合。