期末复习同步时序逻辑的优点 冒险不会影响功能 (时钟和异步复位除外) 电路中所有节点在存储操作时都已稳定。 在正确设计的电路中不会存在时序违规,免于亚稳态现象。 在设计时只需要考虑极少的时序约束。