用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中,某个值被指派给线网变量。 连续赋值语句的语法为:assign [delay] LHS_net = RHS_ expr
线或指如果某个驱动源为1,那么线网的值也为1。线或和三态线或(trior)在语法和功能上是一致的。wor [MSB:LSB] Art;trior [MAX-1: MIN-1] Rdx, Sdx, Bd
算术表达式结果的长度由最长的操作数决定。在赋值语句下,算术操作结果的长度由操作符左端目标长度决定。考虑如下实例:reg [0:3] Arc, Bar, Crt;reg [0:5] Frx;. . .
模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型(即wire 类型)。输出或输入输出端口能够被重新声明为reg 型。无论是在线网说明还是寄存器说明中,线网或寄存器必须与端口说明中
7.3 过程赋值语句Verilog HDL 中提供两种过程赋值语句 initial 和 always 语句,用这两种语句来实现行为的建模。这两种语句之间的执行是并行的,即语句的执行与位置顺序无关。这两
4.1 标识符4.1.1 定义标识符( identifier)用于定义模块名、端口名、信号名等。 Verilog HDL 中的标识符( identifier )可以是任意一组字母、数字、$符号和_(下
在Verilog HDL中可使用如下方式描述结构: 1) 内置门原语(在门级); 2) 开关级原语(在晶体管级); 3) 用户定义的原语(在门级); 4) 模块实例 (创建层次结构)。 通过
逻辑运算符有:&& (逻辑与) (逻辑或) !(逻辑非) 用法为:(表达式1) 逻辑运算符(表达式2) .... 这些运算符在逻辑值0(假)或1(真)上操作。逻辑运算的结果为0 或1
4.6.6 连接运算符连接操作是将小表达式合并形成大表达式的操作。形式如下:{expr1, expr2, . . .,exprN} 实例如下所示:wire [7:0] Dbus;assign Dbus
用于连接单元的连线是最常见的线网类型。连线与三态线(tri)网语法和语义一致;三态线可以用于描述多个驱动源驱动同一根线的线网类型;并且没有其他特殊的意义。wire Reset;wire [3:2] C
