基于FPGA数字抢答器的设计

抢答器是为智力竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。当有人抢答则在显示器上显示该组组号，同时电路将其他各组按键封锁。若在规定时间内无人抢答，警报器发出警报。回答完问题后，由主持人将按键恢复，重新进行下一轮抢答。本设计应用EDA技术，在复杂可编程逻辑芯片EPF10K10LC84-4上用VHDL编写各个功能模块并联合外围电路完成了数字抢答器的设计。采用FPGA 控制增强了系统的灵活性，EPF10K10LC84-4 的I/O 端口资源丰富，可以在其基础上修改程序就以扩展成为具有更多组的抢