基于UDP协议以太网通信的fpga实现(verilog)

cabin61937 52 0 RAR 2019-06-21 02:06:54

UDP协议在fpga上的实现,verilog代码共有11部分,分为:•arp_rcv.v•arp_send.v•IP_recv.v•IP_send.v•udp_rcv.v•udp_send.v•mac_cache.v•recv_buffer.v•send_buffer.v•toplevel.v•DE2_NET.v

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Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

楼主在吗?想问些问题,在ISE中使用,并综合时出现Could not find module/primitive ('Audio_PLL''Reset_Delay'等文件)错误,是因为没有相应的IP核吗

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

不错不错,之前一直想看看别人ARP部分怎么做的,UDP的传输比较简单。

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

很好,值得学习

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

还行吧勉强可用

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

还行,就是说明不够清晰

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

用的是DE2上的程序,不错。可以用。。。

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

很不错的资料 值得借鉴 赞一个

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

没有PHY层的底层驱动,可以用作参考学习~

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

很不错的资料 值得借鉴。赞一个。

Generic placeholder image 卡了网匿名网友 2019-06-21 02:06:54

资料不错,刚好能用到