提出了一种基于RiBM算法的RS(255,223)高速译码器设计方案,并采用FPGA和Verilog HDL实现了该译码器。译码器采用三级流水线结构实现,其中关键方程求解模块采用RiBM算法,具有译码
RS(204,188)译码器设计verilog仿真功能实现
本代码用于RS译码中的钱搜索模块 很有实用价值 用VERILOG代码实现
RS译码算法的研究和FPGA设计
QR二维码的译码,输入为QR编码的图形即可。 输出为编码的内容。很好的资源哦,多多下载,快快下载,不容错过。
EDA中的显示译码器的VHDL源程序 来源:ks99
卷积码是一种性能优越的信道编码,它的编码器和解码器都比较易于实现,同时还具有较强的纠错能力,这使得它的使用越来越广泛。
适合初学VHDL的人用来练习,可以借鉴,虽然比较简单,但是还不错奥
基于FPGA的差错控制编码,CRC循环校验码的VHDL程序代码,含仿真文件
循环码是一种重要的线性分组码。该ppt主要介绍了循环码译码方法,适合入门。