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陈述了一些自己在MODELSIM中调用altera的IPCore的问题。现在已经解决,特分享
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设计底层DUT单元:移位寄存器,功能同74LS164,输入端口为clock、reset、load、sel,datain输出端口为dataout,其并行输入输出数据宽度均为8比特。设计verilog t