基于FPGA的128分频器

本文介绍了分频器的verilog HDL描述

自己改改里边两个数据，就可以做出任意分频的实体了

测试测量技术供测量用的分频器[pic] 笨电路可由幅度为几伏的1MHz标准信号进行驱动,E1至U5均是7490型进制计数器/分频器,可提供100000:1的分频比,如需要,可以在各级之间进行10的连除

摘要:简要介绍了CPLD/FPGA器件的特点和应用范围,并以分频比为2.5的半整数分频器的设计为例,介绍了在MAX+plus II开发软件下,利用VHDL硬件描述语言以及原理图的输入方式来设计数字逻辑

基于quartus的分频器和定时器设计

基于EDA技术的数控分频器设计.pdf

基于quartusii平台用VHDL语言编程的4M分频器~~~~~~~~~~~~~~~~~~~

用74LS74构成一个4分频器，即输出信号的频率为输入信号频率的四分之一，该文件为Multisim14仿真文件，测试可用

奇数分频器，计数器位宽设置为6位，最高可设置63分频。通过更改计数器位宽和分频系数可以达到设计所需的频率

分频器源代码，FPGA基础的东西，经过整理的东西，值得下载的喔！