论文研究A Verilog Precompiler for Interactive Optimization of IP Core Design.pdf

IP核设计交互式优化的Verilog预编译器，王冬华，范益波，SV是一个交互式编译器,它能使电路设计者在不改写源代码的情况下,进行资源消耗和时间花费之间权衡。本篇文章提出了一套简介的SV��