FPGA实现RS232串口收发的仿真过程
1.文本程序输入（VerilogHDL） 2.功能仿真（ModelSim，查看逻辑功能是否正确，要写一个TestBench） 3.综合（SynplifyPro，程序综合成网表） 4.布局布线（QuartusII，根据我选定的FPGA器件型号，将网表布到器件中，并估算出相应的时延） 5.时序仿真（ModelSim，根据时延做进一步仿真）
1.文本程序输入（VerilogHDL） 2.功能仿真（ModelSim，查看逻辑功能是否正确，要写一个TestBench） 3.综合（SynplifyPro，程序综合成网表） 4.布局布线（QuartusII，根据我选定的FPGA器件型号，将网表布到器件中，并估算出相应的时延） 5.时序仿真（ModelSim，根据时延做进一步仿真）