数字系统设计实验报告

1、实验目的 1）学习计数器不同设计方法。 2）学习掌握VHDL中不同输出类型在具体应用时的区别（OUT、INOUT、BUFFER）。 3）学习掌握时序电路仿真方法。 2、实验内容 1）采用VHDL设计方法，设计一个60进制计数器，采用BCD码输出。 2）给出上述设计的仿真结果。 3、实验设备 1）清华同方PⅣ 2.4G\256M60G。 2）ISE 6.2i—Windows软件系统。 4、实验步骤 1）创建工程 2）设计输入 3）语法检查和设计综合①语法检查②编译过程③映射过程 4）创建仿真激励源文件与仿真