基于FPGA的卷积码译码器的方案

本文基于FPGA技术设计了一种(2,1,8)卷积码的硬判决维特比译码器。该译码器以FPGA片内的寄存器作为路径度量和幸存路径的存储单元,经分析得出了路径度量单元的最小位宽,有效降低了对芯片资源的消耗。采用截短译码算法,降低了硬件的复杂度。采取了一种巧妙的方法实现了译码器的启动过程单元。