关于Verilog简易UART的FPGA/CPLD实现

测试平台:MACHXO640 可编程语言:Verilog 随机测试:是 波特率:9600 误码率:<1%oooooo 目标:在xo640上实现一个简单的Uart,能够解析串口数据,并在寄存器中存储,用FIFO实现数据的传递。那么后期可以通过开发板上的串口经CPLD访问各种数据。比如PC=CPLD=EEPROM等等,极大方便后期的开发和调试。 下面介绍一下重点: 1、Speed波特率及采样设置 这里的原理是:根据实际的波特率和板卡所使用的晶振频率,在容许的误差范围内(串口有一定的容错率)进行分频。这里强调一点,做法可以分为以下两类:分频与不分