组成原理乘法器FPGA电路图

Mul.bdf为主文件（包含启停逻辑），time.bdf合成了time.bsf输出时序控制（M1控制计算结果，M2送到AC里头去，M3移位送到Y），Mul.vwf为波形图。该png图为仿真波形图（X补=11010110(前两位为符合位),Y补=10011010（第一位为符号位，最后为添加位），结果=out12依次到out0(第一位为符号位)）。详情请看电路图。