基于VHDL语言的同步FIFO设计

gzanglesoft 32 0 RAR 2019-05-03 14:05:46

基于VHDL语言的同步FIFO设计，附有TESTBENCH文件和Modelsim仿真脚本

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可以实现时间显示、设置时间、设置闹铃、秒表和闹铃功能。经过ISE验证

采用VHDL语言设计的FPGA电梯控制系统,含功能仿真,提供设计说明文档。

本来有一个完整的报告,包括原理分析、原理图和仿真结果的,但是后来格盘的时候丢了,现在只有程序了。

使用verilog开发的带fifo的串口,波特率115200,8,n,1,已在fpga上验证通过。

用vhdl写的数字电子时钟,能够定闹钟,定点报时,调时,用Quartus II 7.2 (32-Bit)写的,压缩文件,里面有源程序,仿真文件等(就是所建的工程)

应用VHDL语言设计数字系统,很多设计工作可以在计算机上完成,从而缩短了数字系统的开发时间。我们尝试利用VHDL为开发工具设计数字秒表。

有波形图、各个引脚的说明、FIFO的制作过程截图。

本设是基于vhdl语言来描述的电子时钟,并且带有闹钟和置数功能。

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