数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时钟信号有不同的分频比,附录5-1的数控分频器就是用计数值可并行预置的加法计数器设计完成的,方法是将计数溢出位与计数溢出位加载输入信号相接即
支持任意正整数分频,该算法为平均分频,奇偶分频占空比均为50%
VHDL 是一种标准描述语言,基于VHDL的分频器硬件描述
ADAU1401/1701做的电子二分频例程,包括电子分频高低通,均衡./相位设置等等
从电子发烧友论坛转发过来的,经过仿真验证过没有问题,作者考虑到奇数偶数以及资源使用情况整合出来的通用模块,个人推荐试用
测试测量技术供测量用的分频器[pic] 笨电路可由幅度为几伏的1MHz标准信号进行驱动,E1至U5均是7490型进制计数器/分频器,可提供100000:1的分频比,如需要,可以在各级之间进行10的连除
用Verilog 实现基于FPGA 的通用分频.pdf,实用 ;在复杂数字逻辑电路设计中,经常会用到多个不同的时钟信号。介绍一种通用的分频器,可实现2~256之间的任意奇数、偶数、半整数分频。首先简要
在数字逻辑电路设计中,分频器是一种基本电路。通常用来对某个给定频率进行分频,以得到所需的频率。整数分频器的实现非常简单,可采用标准的计数器,也可以采用可编程逻辑器件设计实现。
笔者利用VIDL硬件描述语言和原理图输入方式,通过MAX+plusII开发软件和ALTERA公司的FLEX系列EPF10K10LC84-4型FPGA方便地完成了半整数分频器电路的设计。
基于CPLD_FPGA的半整数分频器的设计