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针对工业控制器等对异步串行通讯应用的广泛需求,基于Verilog HDL语言设计了一种波特率、校验类型、帧长度等参数可灵活配置的UART模块,并采用Modelsim进行了行为级的功能仿真。同时搭建了基
基于Verilog设计七分频等奇数分频程序,EDA课程作业和考试基本用到,可以学习Verilog其他的分频程序
基于Verilog的CRC并行实现,可并行实现8bitcrc运算
应用与basys2板子开发,应用编程语言verilog的一些细节,希望有帮助。
基于VERILOG HDL语言的各种波形的发生代码
基于FPGA的恒虚警算法的实现，Verilog代码，采用Modelsim仿真
基于FPGA的任意数值分频器设计，偶数分频，奇数分频，任意小数分频
Quarteus下用Verilog所写的二分频代码。内含激励文件 亲测可用,用meldusim可以查看波形图
分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如Altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太
基于FPGA的128分频器的128分频，可以直接用quartus软件打开
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