基于FPGA Verilog串行乘法器DSP设计

dugchl_85061 16 0 V 2020-05-14 16:05:40

基于FPGAVerilog串行乘法器DSP设计，代码通过仿真和下板调试，串行的DSP消耗的时间相对较长，但是占用资源较少