(verilog)简化的RISC CPU设计(夏宇闻老师书上的)

qq_49833882 25 0 RAR 2020-09-20 21:09:49

已经完成调试,在Quartus13.1上综合和仿真无误,波形正确。改了点复位和时钟gen的时钟触发沿。

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