(verilog)简化的RISC CPU设计(夏宇闻老师书上的) 下载 qq_49833882 25 0 RAR 2020-09-20 21:09:49 已经完成调试,在Quartus13.1上综合和仿真无误,波形正确。改了点复位和时钟gen的时钟触发沿。 立即下载 微信扫一扫:分享 微信里点“发现”,扫一下 二维码便可将本文分享至朋友圈。