通信与网络中的2.5 Gbps收发器中1∶2解复用电路的设计

高速通信系统已经在世界范 围内进入大规模建设阶段,大量的信息交互促进了通信和计算机技术的迅猛发展,高速干线系统作为信息高速公路的主干,研究设计其所采用的高速芯片势在必行。数据的传输方式,由于并行信号彼此之间的耦合与串扰限制了其工作速度和传输距离,而串行方式节约传输媒介,降低了系统互连的复杂性,传输速率更高、距离更远,已在芯片之间、处理器与外设之间、高速硬盘接口、背板连接等领域广泛应用。 为了克服时钟的最大翻转频率受到工艺限制的缺点,简化电路设计的复杂度以及时钟分布的难度,实现更高的速率,同时尽量降低系统功耗,半速率电路结构逐步取代全速率结构。本文根据2.5Gbps高速串行收发器的工作实际