Verilog+HDL+设计实例.pdf

设计一个数字系统,使其:( 设计一个数字系统,使其:(1 )按1Hz 的频率从0 开始加 开始加1 计数,当计到99时,再来一个时钟信号则产 时,再来一个时钟信号则产 生 进位 信号,并清零,然后又从 清零,然后又从0 开始加1 计数 ; ; ( (2) )具有异步清零功能;( 具有异步清零功能;(3)两位计数结果用两 )两位计数结果用两 个 数码管显示,进位信号用一个 显示,进位信号用一个LED 显示。  实验板采用 实验板采用Altera 公司的EP1C20开发板 开发板 ,系统时钟 为 为50MHz , FPGA 器件为EP1C20F400C7