Verilog HDL的多输出门

多输出门有:buf not 这些门都只有单个输入,一个或多个输出。这些门的实例语句的基本语法如下:multiple_output_gate_type[instance_name] (Out1, Out2, . . . OutN ,InputA);最后的端口是输入端口,其余的所有端口为输出端口。 例如:buf B1 (Fan [0],Fan [1],Fan [2],Fan [3],Clk);not N1 (PhA,PhB,Ready);在第一个门实例语句中,Clk是缓冲门的输入。门B1有4个输出:Fan[0]到Fan[3]。在第二个门实例语句中,Ready是非门的唯一输入端口。门N1有两个输