EDA/PLD中的浮点LMS算法的FPGA实现

引言 LMS(最小均方)算法因其收敛速度快及算法实现简单等特点在自适应滤波器、自适应天线阵技术等领域得到了十分广泛的应用。为了发挥算法的最佳性能,必须采用具有大动态范围及运算精度的浮点运算,而浮点运算的运算步骤远比定点运算繁琐,运算速度慢且所需硬件资源大大增加,因此基于浮点运算的LMS算法的硬件实现一直以来是学者们研究的难点和热点。 文献[1]提出了一种适合于FPGA(现场可编程门阵列)实现的自定义24位浮点格式和一种高效结构的多输入FPA(浮点加法器),这种结构的多输入FPA与传统的级联结构相比不仅可增加运算速度,还能大量减少所需的硬件资源。 本文正是基于这种高效结构的多