N倍奇数分频器的verilog程序,详细讲解原理。
自己改改里边两个数据,就可以做出任意分频的实体了
用FPGA实现占空比为50%的方波的奇数分频,语言为verlogHDL,已仿真验证OK
基于verilog的任意时钟分频器,包括ucf管脚约束文件和时钟约束文件,只需要在FPGA上输入分频系数,就可以在示波器上获得相应分频后的波形
支持任意正整数分频,该算法为平均分频,奇偶分频占空比均为50%
VHDL 是一种标准描述语言,基于VHDL的分频器硬件描述
ADAU1401/1701做的电子二分频例程,包括电子分频高低通,均衡./相位设置等等
测试测量技术供测量用的分频器[pic] 笨电路可由幅度为几伏的1MHz标准信号进行驱动,E1至U5均是7490型进制计数器/分频器,可提供100000:1的分频比,如需要,可以在各级之间进行10的连除
从电子发烧友论坛转发过来的,经过仿真验证过没有问题,作者考虑到奇数偶数以及资源使用情况整合出来的通用模块,个人推荐试用
很详细的FPGA资料,里头有周立功公司的FPGA培训资料, 对于学习FPGA的初学者,以及具有一定基础的工程人员,相信有很大的价值