float_divide.v 下载 ycgwy 6 0 V 2021-05-01 10:05:59 FPGA Verilog浮点数除法运算,采用单精度浮点型小数格式,运算结果精度可设置,可封装成IP核 立即下载 微信扫一扫:分享 微信里点“发现”,扫一下 二维码便可将本文分享至朋友圈。