qq15699
这家伙很懒,什么也没写
FPGA浮点乘法器源码
verilog语言写的FPGA内部实现硬件浮点乘法器的源码,两个时钟周期完成一次浮点乘法运算,里面调用了一个xilinx的定点乘法器IP核,因不同的FPGA芯片其定点乘法器IP核可能不同,所以本例子不包含该IP核的源码,请根据自己的硬件平台,自行生成32bit的定点乘法器IP,然后才能调试本例。如有
硬件开发 42 0 RAR 2019-05-07 06:05:17
这家伙很懒,什么也没写
verilog语言写的FPGA内部实现硬件浮点乘法器的源码,两个时钟周期完成一次浮点乘法运算,里面调用了一个xilinx的定点乘法器IP核,因不同的FPGA芯片其定点乘法器IP核可能不同,所以本例子不包含该IP核的源码,请根据自己的硬件平台,自行生成32bit的定点乘法器IP,然后才能调试本例。如有
硬件开发 42 0 RAR 2019-05-07 06:05:17