ALTERA系列的FPGA时序分析

基本时序路径包括以下四类：

• 内部寄存器之间的时序路径（reg2reg）

• 输入引脚到内部寄存器的时序路径（pin2reg）

• 内部寄存器到输出引脚的时序路径（reg2pin）

• 输入引脚到输出引脚的时序路径（pin2pin）

前三类路径涉及内部寄存器与时钟关系，需要关注建立时间和保存时间。而pin2pin路径由于不经过时钟，因此约束较为简单，通常直接设置延时值即可。

在时序分析中，建立时间（Setup Time）和保持时间（Hold Time）是重要的时序指标。

1. 建立时间：数据必须在时钟边沿到来前到达。

2. 保持时间：数据必须在时钟边沿后保持稳定。

时序约束公式：

• 建立时钟余量：Clock Setup Slack = Data Required Time – Data Arrival Time

• 保持时钟余量：Clock Hold Slack = Data Arrival Time – Data Required Time

在进行约束时，应确保Setup Slack和Hold Slack大于0，以满足时序要求。

对于reg2reg路径，需要根据时钟频率设置时序约束；而pin2reg和reg2pin路径则需参照芯片手册中的时序参数，如数据输出延迟（Tco）、建立时间（Tsu）和保持时间（Th）。pin2pin路径主要关注信号传输延时。