处理器应支持指令集为:{addu, subu, ori, lw, sw, beq, lui, jal, jr,nop}。 addu,subu可以不支持溢出。 处理器为单周期设计。 不需要考虑延迟槽。
该CPU代码基于Verilog语言实现,共包含18条指令,可以实现add, addu, addiu, sub, slt, and, or, xor, beq, j, sw, lui, andi, ad
摘要:在大规模集成电路设计中,一个系统包含了很多不相关的时钟信号,当其目标域时钟与源域时钟不同时,如何在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题,我们可以用一种异步FIFO(先进先出
Read and write fifo to achieve data transmission source code, verilog language
DDR3 MIG XILINX FPGA Verilog代码封装为fifo,使用便捷,主要用于大数据缓冲,已广泛应用于多个项目。
Atmega1280的串口函数,用队列来实现FIFO功能。
上传的工程是Quartus17.1的,Verilog代码,功能是串口不停发送1-255的数字,然后把串口接收到的数据打印。同时LED1上电后开始1s频率呼吸,当收到“aa”时LED2开始1s频率呼吸,
Fpga serial communication (loopback test) verilog code
使用Verilog语言实现fifo功能,并通过Modelsim仿真波形验证其正确性
verilog 数字时钟程序 clock.v
