zmqgeek
这家伙很懒，什么也没写
带有双时钟fifo的串口Verilog代码
quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，收和发模块之间插入了一个跨时钟域的FIFO，供大家一起学习和参考，本代码有参考www.fpga4fun.com网站的资料。该代码稳定可靠，可用作fpga设计和调试
嵌入式 24 0 其他文档 2019-09-27 16:09:53
不带FIFO的Uart串口verilog工程
quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，参考了www.fpga4fun.com网站的资料
嵌入式 31 0 QAR 2019-04-13 13:04:05
带有单时钟fifo的串口Verilog代码
quartus上用verilog写的串口代码，分为收和发模块，例化的时候可以配置波特率，输入时钟和停止位等参数，默认8位数据，1个停止位，收和发模块之间插入了一个单时钟的FIFO，供大家一起学习和参考，本代码有参考www.fpga4fun.com网站的资料
嵌入式 18 0 QAR 2019-04-12 08:04:20