不带FIFO的Uart(串口)verilog工程 下载 zmqgeek 34 0 QAR 2019-04-13 13:04:05 quartus上用verilog写的串口代码,分为收和发模块,例化的时候可以配置波特率,输入时钟和停止位等参数,默认8位数据,1个停止位,参考了www.fpga4fun.com网站的资料 立即下载 微信扫一扫:分享 微信里点“发现”,扫一下 二维码便可将本文分享至朋友圈。