带有双时钟fifo的串口Verilog代码

Read and write fifo to achieve data transmission source code, verilog language

DDR3 MIG XILINX FPGA Verilog代码封装为fifo，使用便捷，主要用于大数据缓冲，已广泛应用于多个项目。

摘要：在大规模集成电路设计中，一个系统包含了很多不相关的时钟信号，当其目标域时钟与源域时钟不同时，如何在这些不同域之间传递数据成为了一个重要问题。为了解决这个问题，我们可以用一种异步FIFO（先进先出

Atmega1280的串口函数，用队列来实现FIFO功能。

上传的工程是Quartus17.1的，Verilog代码，功能是串口不停发送1-255的数字，然后把串口接收到的数据打印。同时LED1上电后开始1s频率呼吸，当收到“aa”时LED2开始1s频率呼吸，

Fpga serial communication (loopback test) verilog code

使用Verilog语言实现fifo功能，并通过Modelsim仿真波形验证其正确性

verilog 数字时钟程序 clock.v

用于实现时钟的Verilog代码，时钟功能有年月日，闰年判断，大小月判断，秒表，闹钟以及整点报时。可直接用于basy3板写板

硬件描述语言作业，实现电子时钟设计，VerilogHDL