EDA Lab Report - Digital Clock Design
用VHDL语言设计数字时钟电路, 1、正常的显示时、分、秒计时功能。 2、可引入秒脉冲进行校时、校分,并可用RESET信号给秒清零。 3、实现整点报时,当计时器道59分50秒开始鸣响,四声低声,一声高
单片机数字时钟设计 ,怎个完整的设计报告
(1) 设置复位功能 (2) 设置启/停功能 (3) 计时精度大于0.01s (4) 最长计时时间为24h {5}正点报时功能 (6)时间设定 (7)定时设定 闹钟功能
基于Quartus II的数字钟设计 内含整个工程
1.进行正常的时、分计时功能,二十四小时制计时2.由数码管显示24h、60min3.设置时间4.整点报时5.闹钟功能
密码锁密码由3位十进制数字组成,初始密为“000”,密码由用户随意设置,当密码输入正确时开锁,密码输入错误时报警。控制器是整个系统的功能核心,接受按键和其它模块传来的信息。然后,根据系统的功能将不同的
基于VHDL的数字锁相环设计,在quartus2环境下编写的VHDL。所有完整的程序打包。
quartus软件使用及VHDL语言第一节软件介绍第二节格雷码二进制码语言第三节加法器第四节序列信号发生器
BCH解码的VHDL源程序工程文件,可进行功能仿真,解码采用梅吉特译码,两个校正子计算电路分时工作,循环吗(15,11)码,可纠正1位错误
