基于VHDL语言的数字钟设计

redpine30918 22 0 ZIP 2019-02-26 21:02:59

基于Quartus II的数字钟设计内含整个工程

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EDA digital clock countdown alarm VHDL language

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真金不怕火炼,只有运行出来了的作品才敢往上面传,希望能帮到大家

这是由maxplu设计的一个基本数字钟,可以实现基本的计时功能!

要求显示秒、分、时可清零、可调时。

很好的基于NiosII CPU的设计范例,数字钟在设计中也十分实用。

采用verilog语言实现数字钟的设计,采用quarters2语言环境。

设计一个简单的数字钟,显示时间范围为00:00~59:59,且具有清零功能。完整的代码和注释；

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