基于FPGA使用Verilog HDL实现的DDS系统:module DDS; module DDS_tb; sine16_2048.mif
数字电子电路实验实验报告和实现源码。实验利用 CPLD 器件和实验开发板,设计并实现一个具有显示和音乐播放的多功能电子贺卡。实验报告里包含代码解析,十分详细。
用Verilog 实现基于FPGA 的通用分频.pdf,实用 ;在复杂数字逻辑电路设计中,经常会用到多个不同的时钟信号。介绍一种通用的分频器,可实现2~256之间的任意奇数、偶数、半整数分频。首先简要
Verilog多功能数字钟的设计—毕业设计VHDL
8位Booth乘法器设计,8位乘8位的基2的booth乘法器的verilog实现。满足1)利用硬件描述语言描述8位数乘法器运算；2)输入为复位信号、乘法执行按键；3)时钟信号为开发板上时钟信号。
通过Verilog语言实现BCH解码,解码输出为8位。该解码部分的实验能够在Cyclone系列的产品中运行成功。
用VHDL和Verilog混合编写的数字钟程序,能够实现暂停,清零,秒表,闹钟及校准功能。
1、设计一个具有‘时’、‘分’、‘秒’的十进制数字显示(小时从00~23)计时器。 2、整点报时。仿中央人民广播电台的整点报时信号,即从第59分50秒算起,每隔2秒钟发出一次信号,连续5次,最后一次信
Verilog来实现数字跑表的功能,当中涉及到消抖程序的设计,分频,以及模块化的设计方法等。基本功能与手机中常用的数字跑表相似。
完整设计附带代码设计一个能够显示时分秒并具有闹钟功能的数字钟具体内容如下:1时间显示为12小时制可显示时间并指示上午还是下午；2可以通过进行手动校时即通过键盘设置时间；3具有整点报时和定点报时(即闹钟
