verilog 全加器代码 ,代码简单易于实现,正确运行后的结果
VerilogLRM.Verilog-AMSLanguageReferenceManual.Version2.4.0May30,2014
完整的sdram控制代码,及其modelsim仿真,sdramverilog控制实现。非常棒。
verilog语言实现SPI的通信
详尽介绍verilog综合的技巧,以及常见经典问题纠正
verilog分频,能计数到12个bit, 每1s钟计数一次。设计的很巧妙
采用硬件描述语言verilogHDL写timer,采用golden模型(简单的),用modelsim软件仿真,含整个project。
采用verilog语言,运行在FPGA上的时钟程序,包括小时、分钟、秒,进行计时、
自己总结的一些Verilog语言的基本语法,有这些,用Verilog写个FPGA程序就没有问题了
顶层模块----顶层模块对底层模块进行例化,顶层模块不做逻辑设计。底层模块----共2个底层模块,计时模块:通过在例化时对分频系数的改变,得到1秒,10秒,1分