verilog秒表

pekigliu 32 0 PDF 2019-05-19 13:05:42

顶层模块----顶层模块对底层模块进行例化,顶层模块不做逻辑设计。底层模块----共2个底层模块,计时模块:通过在例化时对分频系数的改变,得到1秒,10秒,1分

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