基于锁相环的角度观测器C语言实现

matlab仿真程序，对于设计锁相环很有帮助

锁相环 (Phase-locked Loop, PLL)是一种能够将输出信号锁定在输入信号或参考信号的频率或相位上的电路。在PLL的锁定状态下,输出与输入信号的相差是一个常量,或者为零。当输入信号发生

锁相环路是一种反馈电路,其作用是使得电路上的时钟和某一外部时钟的相位差同步。

关于锁相环的一些基本工作原理，最基本，最表面的东西。可以对锁相环有个整体的印象。

常用的锁相环电路.pdf

在过去的20年里数字便携设备的出货量有了巨大的增长。许多便携式设备带有音频内容,例如:包括iPod的MP3播放器、PDA、手机、PMP、便携式游戏机等等。人们一直在探索不同的途径,有线或无线的方式,来

SpartanIIE 内部锁相环（DLL）

锁相环DSP仿真程序，很经典：包括设计过程、与EXCEL的RTDX程序

verilog HDL PLL 锁相环程序。内含详细的注释。 练习IP核的必备教程。 学习FPGA 开发的重要、基本资源。

dpll设计代码及基本原理，深入理解锁相环的工作原理，并提供代码