Matlab环境下的全数字锁相环仿真模型

The principle and application of digital phase-locked loop

基于VHDL的数字锁相环设计，在quartus2环境下编写的VHDL。所有完整的程序打包。

讲述数字锁相环的原理和操作方法,非常全面,不可错过的好东西

数字锁相环设计源程序， PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿

数字锁相环verilog源程序，GOODLUCK

介绍数字锁相环原理，并给出相应的MATLAB代码，通俗易懂。

通信系统数字锁相环的参数化设置一直是比较困难的事，利用数字环路和模拟环路实现参数化设置

基于FPGA的数字锁相环源代码文件，已验证成功。数字锁相环不仅吸收了数字电路可靠性高、体积小、价格低等优点，还解决了模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样

基于FPGA的全数字锁相环的设计与实现，杨琳，王强，本文介绍了全数字锁相环的工作原理，给出了一种基于FPGA的全数字锁相环的实现方法，并采用VHDL硬件描述语言在Xilinx公司的ISEDesignS

利用matlab仿真实现航天通信领域的载波锁相环，自产生2psk调制信号，载噪比，中频等信息可调，用于验证在不同输入信号环境下锁相环的跟踪性能。