基于Verilog的数字钟设计

数字钟是一种用数字电路技术实现时、分、秒计时的装置，传统数字钟的设计过程要经过设计方案提出、方案验证和修改 3 个阶段。

此程序事数字系统设计课程中的数字钟设计代码

共23页。用Verilog编写的数字钟与汽车尾灯模块。其中数字钟具有时间显示的基本功能，按键校时校分，闹钟模块（包含校时校分），仿电台报时（四低一高），整点报时，12-24显示切换等强大功能。汽车尾灯

利用EDA工具设计一个多功能的数字钟 具有分秒显示功能 具有清零功能 具有校正功能 可用quarter 2 直接打开工程

24小时计数显示; 具有校时功能(时,分) ; 实现闹钟功能(定时,闹响); 采用硬件描述语言 VHDL进行描述,依靠计算机,借助QUARTUS5.1,实现系统功能

完整设计附带代码设计一个能够显示时分秒并具有闹钟功能的数字钟具体内容如下：1时间显示为12小时制可显示时间并指示上午还是下午；2可以通过进行手动校时即通过键盘设置时间；3具有整点报时和定点报时（即闹钟

本试验包括一般数字电路的硬件的设计方法，以及VHDL语言的软件设计、仿真；EDA技术常用的原理图等设计方法。

EDA数字钟vhdl的设计,经过硬件测试过的

这是一个关于数字钟的proteus平台的仿真程序，与同专业的同学共享。

很好的电子实习设计方案 经典的很好的数字钟设计包你满意