高速异步FIFO的实现

软件无线电数字中频接收机通常采用可编程数字下变频器DDC和DSP的实现方案。中频模拟信号通过A/D数字化,送入DDC混频、抽取滤波处理,DSP接收到的是DDC输出的低速零中频信号,其后的解调、译码、信

在大容量高速采集系统项目的开发过程中，FPGA作为可编程逻辑器件，设计灵活、可操作性强，是高速数字电路设计的核心器件。由于FPGA内嵌存储器的容量有限，通常不能够满足实际设计电路的需求，需要外接SRA

同步和异步FIFO的Verilog实现，Modelsim仿真,其中有FPGA具体实现的文档

用Verilog语言实现的FIFO，非常容易读懂

FIFO (先进先出队列)是一种在电子系统得到广泛应用的器件,通常用于数据的缓存和用于容纳异步信号的频率或相位的差异。FIFO的实现通常是利用双口RAM和读写地址产生模块来实现的。FIFO的接口信号包

本文提出了一种更加节能而且能应用于高速应用的FPGA设计,同时本文提出一种改进的格雷码二进制码转换结构,在此基础上利用Xilinx的FPGA芯片现有的数字时钟管理模块实现节能方面改进。本文所提出的结构

介绍了在实现异步及其在跨时钟域逻辑设计中的应用, 并利用码作异步指针的方法。

基于FPGA异步FIFO设计完整报告，发送接收模块

异步FIFO是现在常见的设计，异步时序同步化

对应于异步多时钟FIFO的testbench文件。