VHDL语言写的电子钟程序
实验目的: 实现时钟显示,1——12——1——11——0——1循环,时钟调时,闹铃,闹铃定时等功能。 程序和注释:
LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; entity code1 is port (clk : in std_logic; reset : in std_logic; shi_key : in std_logic; fen_key : in std_logic; set_mode_key:in std_logic;
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