加法器vhdl硬件描述语言编写

用verilog编写的四位加法器，编程环境是xilinxise10.1

加法器的C语言源代码，已经可以运行了，包括建好的工程，很实用！

这个设计很不错 与大家分享一下 硬件描述语言VHDL的数字时钟设计

VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language.

介绍了VHDL—AMS(VHDL1076.1)——一种完全集成的混合信号设计语言,针对该语言的要素进行了探讨,通过描述该语言的理论基础、混合建模、语言和应用范围等,阐述了VHDL—AMS硬件描述语言在

VHDL硬件描述语言，一本非常不错的书。

在电子学中,加法器是一种数位电路,其可进行数字的加法计算。加法器是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进位为输出则为全加器

VHDL语言描述语句.ppt很好很好,很详细!!!!!

最近做项目用到的,真实可用

采用VHDL三种描述方式进行了加法的设计，每个工程都带有仿真波形，用QuartusＩＩ做的。