计数器verilog 代码

我真不会写代码 55 0 RAR 2018-12-08 23:12:23

eda简单的设计，本实例是一个16进制的计数器，适合入门者阅读！

计数器verilog 代码 (预估有个102文件)

counter_16.v.bak 428B

Block1.bdf 5KB

counter_16.map_bb.cdb 826B

counter_16.rtlv_sg_swap.cdb 748B

counter_16.rtlv_sg.cdb 2KB

counter_16.map.cdb 2KB

counter_16.root_partition.map.atm 7KB

counter_16.cmp.cdb 8KB

counter_16.tiscmp.slow_1200mv_85c.ddb 123KB

counter_16.fnsim.cdb 2KB

counter_16.sgdiff.cdb 1KB

counter_16.db_info 136B

counter_16.cmp.bpm 748B

counter_16.root_partition.cmp.atm 14KB

counter_16.eco.cdb 160B

counter_16.map.bpm 748B

counter_16.(1).cnf.cdb 1KB

counter_16.pre_map.cdb 2KB

counter_16.(0).cnf.cdb 1KB

counter_16.sim.cvwf 969B

zhongruan65031 2018-12-08 23:12:23

十进制十六进制大同小异，很实用

gaol49712 2018-12-08 23:12:23

初学verilog 看看例程。

miaomeng4670 2018-12-08 23:12:23

比较简单，适合初学者

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