eda-10进制计数器

这是基于51单片机的，加入8255扩展芯片的六位十进制计数器。其中包含各个部分元器件的选用、原理及使用方法。还有汇编和C的编程代码。

60进制加计数VHDLQuartusII仿真可自由更改进制

本电路用同步十进制加法计数电路和同步六进制加法计数器电路的有机组合, 实现了六十进制加法计数器的功能. 通过该例子的设计, 可对同步N进制加法计数器输出Y的设定有进一步的认识.

用multisim仿真的16进制计数器，用两个显示管显示。可以借助这个设计更多的n进制计数器

这是用VHDL设计的100进制的加减计数器

这里有 N进制计数器的装配与调试 欢迎大家下载

：计数器对输入脉冲进行计数，来一CP个脉冲，计数器状态变化一次。根据计数器循环长度M称之为M模计数器（M进制计数器），计数器状态编码，按二进制的递增或递减规律来编码，对应称加法计数器，减法计数器。

单片机16进制计数器设计 采用两位数码管 按键盘上以固定键，每按一次加1到5后清零 复位时显示00

所谓异步计数器电路,是指其构成的基本功能单元触发器的时钟输入信号不是与触发器在一起的,有的是外输入的脉冲信号,有的是其他触发器的输出,这样当外输入脉冲信号到来的时候,触发器的翻转有先有后,是异步的。

基于FPGA的60进制计数器 实现功能： 基于FPGA的60进制计数器实验 部分代码： Library ieee; use ieee.std_logic_1164.all; use ieee.std_