Vhdl设计的时钟

经过网上各种资料的查阅，结合本人已有设备，用了数天时间，终于完成4×4键盘扫描，且6位数码管移位显示的功能。经过实物验证，可用。

看卡我们班的数字系统的VHDL设计课件，可能有用哦@！

用VHDL语言实现秒表的设计，自顶向下的思想，有秒、分计数、数码扫描显示输出

基于VHDL的秒表课程设计EDA课程设计

使用AD9850设计DDS信号发生器,输出正弦波频率1-30Mhz

分模块设计，基于vhdl的秒表设计，，基于quartus9.0版本设计的秒表，可启动暂停，适合于初学者，

基于VHDL的UART设计，本文提供了详细的代码，经过实际检验通过

基于vhdl的cpu设计,使用quartus2编写的，有详细的设计代码和说明文档，以及使用的说明实例

Vhdl designed stopwatch program

FPGA实现对SDRAM的读写控制。采用VHDL编程，已通过调试。编写易重用，可以更改地址长度，适合任意大小的SDRAM