8位无符号除法FPGA提供modelsim仿真)
无符号除法器的整体设计思路是,通过被除数移位后的结果与除数做减法运算实现的除法过程,具体设计思路是对于输入八位无符号被除数divisor1,先对八位divisor1进行转换为十六位的divisor1_tmp,高八位补零,第八位是divisor1。通过计数器控制实现,每个时钟上升沿左移1位divisor1_tmp,低位补零。如果divisor1_tmp高八位大于除数divisor2,相减后,divisor1_tmp整体左移1位,divisor1_tmp的第二位置1;如果不大于divisor2,直接左移1位,经过8个时钟后,输出八位的商和余数。
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