“时序”最容易联想到就是“时序图”，亦即模块的输出。换句话说“时序”是模块执 行过程的显性记录。一般在仿真上，模块的时序图都是在理想状态下（没有任何物理上 的问题）产生的。时序图里边包含了模块最清洁的执行记录。这些信息对于“细化”模 块来说有很大的帮助。然而影响着这些时序就是Verilog HDL 语言本身。 很多时候，虽然低级建模（建模技巧）已经可以帮助我们完成许多模块设计上的要求， 但是低级建模始终是属于“建模”的层次，亦即“塑造”模块一个大概的形状，而且是 粗糙的东西而已。这粗糙的东西，效果能不能发完全发挥? 我们需要经过“细化”它才 知道结果。 要完成“细化”的过程一点也不可以马虎。早