基于FPGA用VHDL语言设计的60s计数器

单片机60s定时器程序c语言

基于Verilog语言的可预置加减计数器的设计

c语言计数器,在51单片机上已调试通过.

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Equal precision counters made by FPGA

0 引 言 随着电子技术、计算机技术和EDA技术的不断发展,利用FPGA/CPLD进行数字系统的开发已被广泛应用于通信、航天、医疗电子、工业控制等领域。与传统电路设计方法相比,FPGA/CPLD具

用于单片机的60s计时器的c程序编写。程序正确，已试过。

该多功能计数器采用等精度测量法来测量信号频率,同时采用基于单片机和FPGA的计数相位测量方法完成精确相位测量,并能在液晶显示器实时显示当前信号的频率、周期和相位差。

此工程是基于VHDL语言的扫描方式数码管计数器，十进制计数器，有复位键和保持键。

VHDL自启动七进制计数器