带控制端口的加法器vhdl

利用FPGA芯片实现了N位加法运算的功能

首先介绍了常用并行加法器的设计方法,并在此基础上采用带进位强度的跳跃进位算法,通过逻辑综合和布局布线设计出了一个加法器。分析和比较表明,该加法器不仅速度快于超前进位加法器,而且面积和功耗均小于超前进位

加法器，NE5532，在常用的电路设计当中，加法器是必不可少的模块，特别在两路信号进行叠加的时候

运用quartus软件实现8位无符号加法运算，简单明了

加法器的C语言源代码，已经可以运行了，包括建好的工程，很实用！

verilog写的8位加法器，测试可用，完整程序，立马验证

FPU加法器的设计与实现

就是在描述在log语言里的实验指导的情况,里面很详细的

基于FPGA的加法器设计

在计数体制中,通常用的是十进制,它有0,1,2,3,...,9十个数码,用它们来组成一个数。但在数字电路中,为了把电路的两个状态(1态和0态)和数码对应起来,采用二进制较为方便,二进制只有0和1两个数